1966年的秋天，IBM研究中心的Robert H. Dennard发明了动态随机存取存储器（DRAM），几十年后，这份伟大的成就为半导体行业缔造了一个影响巨大且市场规模超千亿美元的产业帝国。

　　早前的DRAM可以满足业界需求，但随着摩尔定律推进速度放缓，DRAM技术工艺也逐渐步入了瓶颈期。

　　从技术角度上看，随着晶体管尺寸越来越小，芯片上集成的晶体管就越多，这意味着一片芯片能实现更高的内存容量。目前DRAM芯片工艺已经突破到了10nm级别。

　　虽然10nm还不是DRAM的最后极限，但多年来随着DRAM制程节点不断缩小，工艺完整性、成本、电容器漏电和干扰、传感裕度等方面的挑战愈发明显，要在更小的空间内实现稳定的电荷存储和读写操作变得日益困难。

　　据Tech Insights分析，通过增高电容器减小面积以提高位密度（即进一步减小单位存储单元面积）的方法即将变得不可行。

　　上图显示，半导体行业预计能够在单位存储单元面积达到约10.4E-4m2前（也就是大约2025年）维持2D DRAM架构。之后，空间不足将成为问题，这将提升对垂直架构，也就是3D DRAM的需求。

　　另一方面，随着数据量爆炸性增长，尤其是云计算、人工智能、大数据分析等领域对高速、大容量、低延迟内存的需求持续攀升，市场对更高密度、更低功耗、更大带宽的DRAM产品有着强烈需求。

　　在市场需求和技术创新的驱动下，3D DRAM成为了业界迫切想突破DRAM工艺更高极限的新路径。

　　传统的内存单元数组与内存逻辑电路分占两侧的2D DRAM存储相比，3D DRAM是一种将存储单元（Cell）堆叠至逻辑单元上方的新型存储方式，从而可以在单位晶圆面积上实现更高的容量。

　　采用3D DRAM结构可以加宽晶体管之间的间隙，减少漏电流和干扰。3D DRAM技术打破了内存技术的传统范式。这是一种新颖的存储方法，将存储单元堆叠在逻辑单元之上，从而在单位芯片面积内实现更高的容量。

　　3D DRAM的优势不仅在于容量大，其数据访问速度也快。传统的DRAM在读取和写入数据时需要经过复杂的操作流程，而3D DRAM可以直接通过垂直堆叠的存储单元读取和写入数据，极大地提高了访问速度。此外，3D DRAM还具有低功耗、高可靠性等特点，使其在各种应用场景中都具有显著优势。

　　迄今为止，许多3D DRAM概念已经提出并申请了专利，一些主要DRAM厂商正在进行晶圆级测试。

　　能看到，自2019年以来，美国申请的专利数量急剧增加，这或许意味着3D DRAM正在迎来新的进展。

　　行业主要厂商正在逐渐加大对3D DRAM技术的开发投入，并且通过专利保护的方式为未来的市场竞争和技术主导权做准备。这种策略反映出3D DRAM技术的战略重要性和潜在的巨大商业价值。

　　自2019年以来，三星电子一直在进行3D DRAM的研究，并于同年10月宣布了业界首个12层3D-TSV技术。

　　2022年，三星准备通过逻辑堆叠芯片SAINT-D解决DRAM堆叠问题，该设计旨在将8个HBM3芯片集成在一个巨大的中介层芯片上。

　　2023年5月，三星电子在其半导体研究中心内组建了一个开发团队，大规模生产4F2结构DRAM。由于DRAM单元尺寸已达到极限，三星想将4F2应用于10nm级工艺或更先进制程的DRAM。据报道，如果三星的4F2 DRAM存储单元结构研究成功，在不改变制程的情况下，裸片面积可比现有6F2 DRAM存储单元减少约30%。

　　同年10月，三星电子宣布计划在下一代10nm或更低的DRAM中引入新的3D结构，旨在克服3D垂直结构缩小芯片面积的限制并提高性能，将一颗芯片的容量增加100G以上。

　　今年早些时候，三星电子还在美国硅谷开设了一个新的R&D研究实验室，专注于下一代3D DRAM芯片的开发。

　　在近日举行的Memcon 2024上，三星电子再次公布了其关于3D DRAM开发的雄心勃勃计划，并明确表示将在2030年前实现这一技术的商业化。

　　三星电子副社长李时宇在会上详细介绍了4F2Square VCT DRAM及3D DRAM的研发进展，显示出三星在紧凑型高密度内存领域的领先地位。

　　4F2Square VCT DRAM是一种基于VCT（垂直沟道晶体管）技术的紧凑型DRAM设计。上文提到，4F2Square VCT DRAM通过垂直堆叠技术，将DRAM单元尺寸比现有的6F2Square DRAM减少约30%，在提高能效的同时大幅降低了单元面积。

　　然而，实现这一技术并非易事。三星指出，4F2Square VCT DRAM的开发需要极高的制造精度和更优质的生产材料，还需要解决新材料的应用问题，如氧化沟道材料和铁电体的研发。

　　除通过堆叠提升容量外，VS-CAT DRAM 还能降低电流干扰。三星电子预计其将采用存储单元和外围逻辑单元分离的双晶圆结构，因为延续传统的单晶圆设计会带来严重的面积开销。

　　在分别完成存储单元晶圆和逻辑单元晶圆的生产后，需要进行晶圆对晶圆（W2W）混合键合，才能得到 VS-CAT DRAM成品。

　　三星电子还在会议上探讨了将BSPDN背面供电技术用于3D DRAM内存的可能性，认为该技术有助于于未来对单个内存bank的精细供电调节。

　　尽管东京电子预测VCT DRAM的商用化要到2027年才能实现，但三星内部对3D DRAM的商业化充满信心，计划在2025年内部发布4F2Square工艺，并逐步推进3D DRAM的研发，预计在2030年之前推出市场。

　　IGZO是由铟、镓、氧化锌组成的金属氧化物材料，大致分为非晶质IGZO和晶化IGZO。其中，晶化IGZO是一种物理、化学稳定的材料，在半导体工艺过程中可保持均匀的结构，SK海力士研究的正是这种材料，其最大优势是其低待机功耗，这种特点适合要求长续航时间的DRAM芯晶体管，改善DRAM的刷新特性。

　　据透露，SK海力士将会在今年披露3D DRAM电气特性的相关细节，到时候公司将会明确3D DRAM的发展方向。

　　据TechInsights称，美光在2019年就开始了3D DRAM的研究工作。截止2022年8月，美光已获得了30多项3D DRAM专利。相比之下，美光专利数量是三星和SK海力士这两家韩国芯片制造商的两三倍。

　　美光表示，3D DRAM正在被讨论作为继续扩展DRAM的下一步。为了实现3D DRAM，整个行业都在积极研究，从制造设备的开发、先进的ALD、选择性气相沉积、选择性蚀刻，再到架构的讨论。

　　美光的3D DRAM方案，网上并没有看到太多介绍。不过据Yole强调，美光提交了与三星电子不同的3D DRAM专利申请。美光的方法是在不放置Cell的情况下改变晶体管和电容器的形状。

　　例如，美国存储器技术公司NEO Semiconductor推出了一种名为3D X-DRAM的技术，旨在克服DRAM的容量限制。

　　3D X-DRAM的单元阵列结构类似于3D NAND Flash，采用了FBC（无电容器浮体单元）技术，它可以通过添加层掩模形成垂直结构，从而实现高良率、低成本和显著的密度提升。

　　据NEO介绍，3D X-DRAM 技术可以跨230层实现128Gb的密度，是当前DRAM密度的8倍。NEO提出了每10年容量增加8倍的目标，计划在2030~2035年实现1Tb的容量，比目前DRAM的容量增加64倍，能满足ChatGPT等AI应用对高性能和大容量存储器半导体的增长需求。

　　日本东京工业大学研究团队提出了一种名为BBCube的3D DRAM堆栈设计技术，该技术可以让处理单元和DRAM之间更好地集成。

　　该团队使用创新的堆叠结构，其中处理器管芯位于多层DRAM之上，所有组件通过硅通孔（TSV）互连，BBCube 3D最显著的方面是实现了处理单元和DRAM之间的三维而非二维连接，有助于实现低寄生电容和低电阻，在各方面改善了该器件的电气性能。

　　BBCube 3D设计里没有中间层，处理单元、CPU或GPU是直接绑定到缓存芯片上，而缓存芯片本身绑定到了DRAM堆栈的顶端。据研究团队称，长度较短的TSV互连可为CPU和GPU等高温设备提供更好的散热方式，因此即便在3D结构中，温度也相对较低。

　　此外，他们还实施了一项涉及四相屏蔽输入/输出 (IO) 的创新策略，让BBCube 3D具有更强的抗噪声能力。还调整了相邻IO线的时序，让它们始终彼此异相，也就永远不会同时更改值，减少了串扰噪声并使设备运行更加稳定。

　　除此之外，国内多家研究机构甚至企业都在投入到3D DRAM的研发当中。例如中科院微电子所就曾经撰文表示，针对平面结构IGZO-DRAM的密度问题，微电子所微电子重点实验室刘明院士团队在垂直环形沟道结构（CAA）IGZO FET的基础上，研究了第二层器件堆叠前层间介质层工艺的影响，验证了CAA IGZO FET在2T0C DARM应用中的可靠性。

　　实际上，在无电容式IGZO技术方面，早在2004年，IGZO氧化物被东京工业大学的细野教授发现并发表在《自然》杂志上。在2020 IEDM上，IMEC展示了无电容器3D DRAM，后续取得一系列进展。

　　业界认为，HBM的出现开启了DRAM 3D化发展道路，无电容IGZO-DRAM也成为了实现高密度3D DRAM的合适候选者。但很多技术现还在探索中，最终能否使DRAM实现3D堆叠，开始新的技术方向，还暂未可知。

　　总的来说，3D DRAM技术前景广阔，各大存储厂商都非常重视3D DRAM的研发，并将其视为未来内存市场的重要发展方向，以满足不断增长的对高容量、高性能、小存储单元尺寸以及低功耗存储设备的需求。

　　散热和温度管理：随着3D DRAM存储器的层数增加，产生的热量也随之增加，过高的温度可能导致性能下降和寿命缩短。有效地散热和管理温度成为一项关键挑战。

　　信号传输和互连：在多层3D DRAM结构中，数据需要在不同层之间进行高速信号传输。信号传输延迟和干扰可能影响性能。需要更先进的互连技术和高频率信号处理来解决该问题。

　　制造复杂性和成本：制造3D DRAM存储器涉及复杂的制造工艺，包括垂直连接和多层堆叠，这增加了制造成本和技术复杂性。

　　容错性和稳定性：在多层3D DRAM中，单个存储单元的故障可能会影响整个堆叠。因此，需要关注容错性和稳定性问题，以确保数据可靠性。

　　封装技术：如何有效地封装3D DRAM存储器以满足市场需求是一个挑战。封装必须不仅提供物理保护，还要提供电气连接和散热支持。

　　能看到，从2D DRAM向3D DRAM转变过程中将面临无数技术挑战，这些挑战涵盖工艺技术的各个方面，从性能到散热再到封装等。

　　与此同时，这些复杂且精密的工艺步骤需要相应的设备支持和技术创新，为半导体设备供应商提供了技术服务和设备升级的市场空间。

　　Lam Research最近发布了一份关于DRAM产品如何发展的建议指出，未来可能属于3D DRAM，将引入堆叠结构，但大概还需要5到8年的时间，才能设计出可制造的3D DRAM设备。

　　当前的DRAM电路设计本质上需要三个组件：位线（注入电流的导电结构）；接收位线电流输出并充当控制电流是否流入电路的栅极的晶体管；一个电容。